Arhitectura verticală a tranzistoarelor: soluția pentru limitarea de 10 nanometri

Cum ocolește stivuirea verticală limitele?

Tranzistoarele nanosheet convenționale, cu poartă înconjurantă (GAA), ating pragul lor maxim de performanță.

Pe măsură ce dimensiunile se micșorează, inginerii se confruntă cu provocări majore: curenții de scurgere cresc, reducând eficiența energetică; mobilitatea purtătorilor de sarcină scade, încetinind transmiterea semnalului; rezistența internă crește, generând căldură; iar variabilitatea fabricației devine tot mai greu de controlat.

Acești factori amenință stabilitatea procesorilor generației următoare. Noul design abordează direct aceste puncte slabe.

Soluția propusă implică stivuirea verticală a tranzistoarelor cu canal N și canal P.

Această configurație creează o structură de tranzistor cu efect de câmp complementar (CFET). Prin mutarea layout-ului în dimensiunea verticală, designerii câștigă spațiu. Lungimea efectivă a canalului crește fără a extinde amprenta pe waferul de siliciu.

Canalele mai mari permit o controlare electrostatică mai bună a fluxului de curent, reducând scurgerile și îmbunătățind stabilitatea dispozitivului. Natura auto-aliniată a procesului asigură o precizie ridicată între straturi, minimizând erorile de aliniere care afectează designurile planare tradiționale sau GAA monocat.

Supraviețuiește designul în producția reală?

Arhitectura vizează atât aplicațiile SRAM, cât și cele logice.

Pentru celulele de memorie, aceasta înseamnă biți mai mici, mai rapizi și mai stabili. Pentru porțile logice, permite viteze de comutare mai mari cu o consumație de energie redusă. Designul se bazează pe integrarea materialelor avansate pentru a menține performanța, evitând materiale exotice care ar complica fabricația.

Se recurge la rafinamente ale tehnicilor existente, facilitând tranziția de la laborator la linia de producție.

Scalarea sub zece angstrëmi necesită o precizie extremă.

Abordarea CFET auto-aliniată reduce numărul de pași de litografie. Mai puține pași înseamnă mai puține șanse de apariție a defectelor, aspect crucial pentru gestionarea randamentului în producția de masă. Totuși, constrângerile bugetului termic rămân o îngrijorare.

Stivuirea dispozitivelor generează mai multă căldură localizată în timpul fabricației. Inginerii trebuie să gestioneze atent expunerea la temperatură pentru a preveni deteriorarea. Modelele de simulare sugerează că încărcătura termică este gestionabilă, dar validarea în lumea reală va necesita teste extinse în fabrici pilot.

Industria urmărește cu atenție aceste evoluții. Marile companii de chip-uri evaluează arhitecturi verticale similare. Obiectivul este extinderea traiectoriei Legii lui Moore cu încă un deceniu. Dacă reușesc, aceasta ar putea întârzia sosirea erei post-CMOS. Consumatorii vor vedea telefoane, laptopuri și acceleratoare AI mai rapide. Centrele de date vor atinge un throughput mai mare cu facturi de electricitate mai mici.

Ce întrebări frecvente apar aici?

Schimbarea reprezintă o transformare fundamentală în modul în care ne gândim la geometria tranzistoarelor, trecând de la layout-uri plate la complexitate tridimensională.

Care este avantajul principal al CFET-urilor auto-aliniate?

Acest design stivuieste vertical tranzistoarele de tip N și tip P. Crește lungimea efectivă a canalului, păstrând amprenta mică. Rezultatul este o performanță mai bună și scurgeri reduse comparativ cu nanosheet-urile standard.

Tehnologia necesită materiale complet noi? Nu, propunerea se bazează pe variații rafinate ale materialelor semiconductoare existente. Focusul este pe schimbări arhitecturale, nu pe inovații chimice. Acest lucru ajută la menținerea compatibilității cu echipamentele de fabricație actuale.

Când va fi disponibilă în dispozitivele de consum? Implementarea comercială este încă în faza timpurie de cercetare.

Adoptarea pe scară largă depinde probabil de reușita rulajelor de producție pilot. Experții se așteaptă la integrarea în cipuri de vârf în următorii ani.